ANALYSE DE SIMULATION DE PRODUITS D'ÉNERGIE PUISSANTE ET DE ZONE DE PUISSANCE DE FLIP-FLOP MAÎTRE-ESCLAVE
DOI :
https://doi.org/10.59277/RRST-EE.2023.4.19Mots-clés :
Bascule maître-esclave, Batterie faible, Logique numérique, Zone de puissance, Nombre réduit de transistorsRésumé
Les bascules sont les éléments fondamentaux de la structure du chemin de données. C'est un composant clé des circuits et systèmes numériques. Ce travail offre une topologie de bascule maître-esclave exclusive en suivant une logique C2MOS (semi-conducteur à oxyde métallique complémentaire) cadencé, minimisant le nombre total de dispositifs et le nombre de dispositifs cadencés. La réduction du nombre de dispositifs cadencés réduit les activités transitoires indésirables et réduit la dissipation de puissance dynamique. La logique C2MOS connecte la conception logique statique à la synchronisation du signal d'horloge, ce qui entraîne des économies d'énergie et une vitesse accrue. La réduction de la surface est également obtenue en réduisant le nombre total d'appareils. La topologie proposée a été réalisée en utilisant seulement seize transistors, dont six dispositifs cadencés, ce qui entraîne une compression de zone. La simulation au niveau de la configuration à la technologie de règle de conception C2MOS de 0,12 mm est utilisée pour étudier les performances. Selon une enquête, la topologie proposée permet d'obtenir des économies d'énergie allant de 19,77 à 63,75 %, un compactage de zone allant de 22,03 à 66,30 %, une amélioration du produit de retard de puissance (PDP) allant de 18,56 à 53,91 %, une amélioration du produit de retard d'énergie (EDP) allant de de 5,61 % à 41,39 %, un enrichissement en produit énergétique (PEP) allant de 35,63 à 82,82 %, et un enrichissement en produit énergétique (PAP) allant de 35,19 à 66,30 %.
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